Універсальний регістр на пліс

УНІВЕРСАЛЬНИЙ РЕГІСТР НА ПЛІС

UNIVERSAL REGISTER ON FPGA

Сторінки: 188-191. Номер: №2, 2019 (271)
Автори:
Д. В. ГАВРІЛОВ, А. Ю. ВОЛОВИК, Н. М. ГАВРІЛОВА,
Н. В. КОФАНОВА, Д. В. ЯРОВИЙ
Вінницький національний технічний університет
D. V. HAVRILOV, A. Y. VOLOVYK, N. M. HAVRILOVA, N. V. KOFANOVA, D. V. YAROVYI
Vinnytsia National Technical University
DOI: https://www.doi.org/10.31891/2307-5732-2019-271-2-188-191
Рецензія/Peer review : 08.02.2019 р.
Надрукована/Printed : 10.04.2019 р.

Анотація мовою оригіналу

В даній статті розглядається запропоноване нове схемне рішення універсального регістра на ПЛІС, що дозволяє виконувати функції послідовних, паралельних, послідовно-паралельних та паралельно-послідовних регістрів і крім цього забезпечити режими відключення входів і виходів від загальної інформаційної шини, переключення функцій приймання/передавання інформації в загальну шину. Реалізація реверсивних регістрів зсуву довільної розрядності без зміни вихідного коду в точці реверсу дозволяє створювати гнучкі системи на основі стандартних інтегральних мікросхем жорсткої логіки. Викладено результат моделювання схеми універсального регістра зсуву на ПЛІС у програмному забезпеченні САПР Altera Quartus II із часовими діаграмами.
Ключові слова: універсальний регістр,  реверсивний регістр довільної розрядності, гнучкі системи стеження, інтегральні мікросхеми жорсткої логіки, програмовані логічні інтегральні схеми, Quartus, Altera, Intel.

Розширена анотація англійською мовою

In this article, we consider the proposed new circuit decision of the universal register on the FPGA, which allows to perform functions of successive, parallel, serial parallel and parallel-sequential registers, and also provide the modes of disconnection of inputs and outputs from the general information bus, the switching functions of reception / transmission of information in the general tire. The reversible registers of arbitrary bit displacement without changing the source code at the reverse point, which allows the creation of flexible monitoring systems based on standard integrated circuits of rigid logic. The results of modelling of the universal shift register on the FPGA in the software of CAD Altera Quartus II with time charts are presented.
Keywords: universal register, reverse register of arbitrary digit capacity, flexible tracking systems, hard logic integrated circuits, programmable logic integrated circuits, Quartus, Altera, Intel.

References

1. Novikov Ju.V. Osnovy cifrovoj shemotehniki. Bazovye jelementy i shemy. Metody proektirovanija / Jurij Vital’evich Novikov. – M. : Mir, 2001. – 379 s.
2. Havrilov D. V. Laboratornyi praktykum z doslidzhennia tsyfrovykh prystroiv na osnovi SAPR MAX+PLUS II : navchalnyi posibnyk / Dmytro Volodymyrovych Havrilov, Viktor Leonidovych Kofanov, Oleksandr Volodymyrovych Osadchuk. – Vinnytsia : UNIVERSUM-Vinnytsia, 2006. – 200 s.
3. Havrilov D. V. Proektuvannia tsyfrovykh prystroiv na osnovi SAPR Quartus II : navchalnyi posibnyk / Dmytro Volodymyrovych Havrilov, Viktor Leonidovych Kofanov, Oleksandr Volodymyrovych Osadchuk. – Vinnytsia : VNTU, 2009. – 164 s.
4. Zubchuk V. I. Spravochnik po cifrovoj shemotehnike / Viktor Ivanovich Zubchuk, Vitalij Petrovich Sigorskij, Anatolij Nikolaevich Shkuro. – K. : Tjehnika, 1990. – 448 s.
5. 108579 Ukraina, MPK H03M 13/00, H03M 7/00. Deshyfrator semysehmentnoho kodu v unitarnyi / Basych B. V., Havrilov D. V., Bielov O. E., Sytai Yu. V. ; vlasnyk Vinnytskyi natsionalnyi tekhnichnyi universytet. – № u201600023 ; zaiavl. 04.01.2016 ; opubl. 25.07.2016, biul. № 14. – 7 s.
6. Havrilov D. V. Osnovy komp`iuternoho proektuvannia ta modeliuvannia REA. Chastyna 1 : laboratornyi praktykum / D. V. Havrilov, O. V. Osadchuk, O. S. Zviahin. – Vinnytsia : VNTU, 2015. – 99 s.
7. Havrilov D. V. Osnovy komp`iuternoho proektuvannia ta modeliuvannia REA. Chastyna 2 : laboratornyi praktykum / D. V. Havrilov, O. S. Zviahin, O. V. Osadchuk, A. Yu. – Vinnytsia : VNTU, 2017. – 104 s.
8. Jubin Mitra An FPGA-Based Phase Measurement System / Jubin Mitra, Tapan K. Nayak // IEEE Transactions on Very Large Scale Integration (VLSI) Systems. – 2018. – Vol. 26. – Iss. 1. – P. 133–142. – DOI: 10.1109/TVLSI.2017.2758807.